中文名称：可编程逻辑器件开发
英文名称：Max+plusII10.2 & QuartusII5.0 & ModelSim6.0c.SE
版本：Windows版本
制作发行：Altera
　　　　　Mentor Graphics
地区：美国
语言：英语
简介：

[通过安全测试]
杀毒软件：卡巴斯基反病毒
版本： Personal Pro 5.0.375
病毒库：2005.12.17
常驻：Razorback 2.0
共享时间：9：00－23：00
共享服务器：Razorback2.0 BiGBanG9
[通过安装测试]WindowsXP SP2
软件版权归原作者及原软件公司所有，如果你喜欢，请购买正版软件



MAX+plusII简介
Altera公司的MAX+PLUSⅡ开发系统是一个完全集成化、易学易用的可编程逻辑设计环境，它可以在多种平台上运用。它所提供的灵活性和高效性是无可比拟的。其丰富的图形界面，辅之以完整的、可及时访问的在线文档，使学生能够轻松掌握和使用MAX+PLUSⅡ软件。MAX+PLUSⅡ软件支持各种HDL设计输入选项，包括VHDL、VerilogHDL和Altera自己的硬件描述语言AHDL，它允许设计人员添加自己认为有价值的宏函数。 MAX+PLUSⅡ系统的核心Compiler支持Altera公司的FLEX10K、FLEX8000、FLEX6 000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件系列，提供了商业界唯一真正与结构无关的可编程逻辑设计环境。MAX+PLUSⅡ的编译器还提供了强大的逻辑综合与优化功能，使用户比较容易地将设计集成到器件中。

设计输入
MAX+plus II软件的设计输入方式有多种，主要包括原理图输入方式、文本输入方式、波形设计输入方式、层次设计输入方式和底层设计输入方式。因此，设计人员可以根据自己的实际情况灵活选择使用。

设计编译
MAX+plus II编译一个设计时，Compiler在设计文件中读取信息并产生编程文件和仿真文件，Message Processor（信息处理程序）可自动定位错误

设计校验
设计校验过程包括设计仿真和定时分析，仿真起的作用是测试逻辑操作和设计功能的完备性；Timing Analyzer（定时分析程序）可分析设计的定时和延时情况。

器件编程
MAX+plus II Programmer是使用Compiler生成的编程文件对Altera器件进行编程的,它可以用来对器件编程、校验和试验，是对设计功能进行的测试。Altera公司器件的编程方法有许多种，可根据具体情况选择使用。编译生成的配置文件经计算机并行通信口接到Altera专用编程电缆上，再接到器件的编程接口，利用应用软件提供的编程软件，Programmer即可对器件进行配置。这种方法的优点是配置方便、迅速，便于修改。
（1）设计输入。可以采用原理图输入、HDL语言描述、EDIF网表读入及波形输入等方式。
（2）编译。主要完成器件的选择及适配，逻辑的综合及器件的装入。
（3）校验（后仿真）。将编译产生的延时信息加入到设计中，进行布局布线后的仿真。
（4）下载编程。用校验确认的配置文件经编程电缆配置到CPLD，加入实际激励，进行测试，以检查是否完成设计预定功能 。

安装完成后，可以升级为10.23版，然后运行软件，点击Options----->License Setup安装10.23版的license



QuartusII5.0简介



该软件是业界第一款具有开发FPGA和类似ASIC低价位的掩膜编程器件的设计流程。使用3.0版Quartus II设计软件，系统设计者能够直接针对HardCopy掩模器件进行设计，能够预测和验证器件的性能，其性能比同等的FPGA平均快50%。除了HardCopy Stratix器件设计流程之外，Quartus II设计软件还引入了一套新的功能，能够缩短Altera CPLD、FPGA和HardCopy器件的设计周期。

完整设计工具
可以在FPGA开发的初期就提供HardCopy掩膜器件的设计性能参数。设计者现在能够在实现最终掩膜PLD器件之前，获得HardCopy器件的fMAX性能、功耗、逻辑单元布局，I/O分配。Hardcopy规测检查器将对原始设计进行检查和校验，设计符合工业标准设计规则，避免转换出错。Hardcopy文件向导将自动收集相关文件信息，交付ALTERA Hardcopy设计中心。（Hardcopy掩膜是FPGA批量产时的一种低成本解决方案，它将FPGA程序固化，同时电气特性和封装保持不变，用户
可以不改动PCB，将FPGA直接pin-to－pin升级为Hardcopy掩膜芯片，同时大大降低成本）

前期I/O分配和验证
设计软件可以在设计文件完成之前进行I/O分配和验证。设计者不需要重新编译设计来检查I/O分配的有效性。 采用新的分配特性，如可多选信号和一次改变一组信号的属性，设计者更容易建立和管理管脚的分配

芯片编辑器
芯片编辑器允许设计者在完成布局布线之后查看Altera器件的内部详细结构，增量编辑逻辑单元（LE）和I/O单元的配置和锁相环参数。几分钟内，就可以在器件中实现这些改变，并保持设计其它部分的时间特性，而不必重新编译整个设计。

增量编译
少量修改VHDL或Verilog HDL源文件，用Quartus II软件或第三方综合软件进行逻辑综合之后，新的增量布线特性可以在布局布线过程中把逻辑布局限制在新的或改变的逻辑中。这种功能把编译效率实际平均提高了40%，不会影响以前设计优化区域的布局和时序。

集成SOPC Builder
现在Quartus II设计软件将缺省安装SOPC Builder，自动添加、参数化和链接IP核，包括嵌入处理器、协处理器、外设和用户定义逻辑。

设计流程可独立可执行
设计流程的主要阶段都可独立可执行，这些阶段包括综合/映射、装配、设计规则检查、时间分析和器件编程。这些可执行阶段接受简单的命令行参数，易于编写脚本或从MakeFile运行，自动启动专门的设计流程。




文件解压后可以安装，附带的破解和sp2升级，安装破解完可以进行升级，升级后仍能正常运行。


新增加ModelSim.v6.0c.SE

ModelSim是业界最优秀的混合HDL语言仿真调试环境，提供最佳的仿真性能和调试特征，成为众多ASIC和FPGA厂商推荐的仿真调试工具，也是广大FPGA、ASIC设计工程师实施混合HDL语言RTL级、门级电路仿真以及布局布线后时序仿真的首选。全面支持所有HDL标准，支持广泛的建模技术，提供直观的图形用户界面运行方式，也支持高性能的批处理模式。

单内核支持混合HDL的仿真与调试。
编译仿真速度快。编译代码与机器和软件版本无关，设计的移植以及库的维护非常简便。
支持加密方式的IP，实现对IP核的保护。
集成的C调试环境，在统一的界面中可以同时仿真调试C 和混合HDL设计。
Signal Spy功能可以方便地访问混合HDL设计中的内部信号方便设计的调试。
先进的数据流窗口，可以迅速追踪并且定位导致不定状态的原因，显示全部可能的路径。
性能分析工具帮助分析仿真的性能瓶颈，加速设计仿真。
波形窗口可以显示多组波形，并且进行多种模式的波形比较。
先进的代码覆盖率检查模块可以报告HDL语句和分支的执行情况，确保测试的完整性。
提供源代码模版和助手功能。

QuartusII安装文件没有ModelSim，这里另外提供SE版
ModelSim通过了安装测试


不足之处还请多多指教！！