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Quartus II 软件6.0在性能和效率上达到了最高水平。这一版本包括了FPGA供应商提供的第一款时序分析工具——TimeQuest时序分析仪，能够很好的支持业界标准Synopsys设计约束(SDC)时序格式。该版本还含有扩展团队设计功能，提高了高密度设计协作的效率。
Altera在Quartus II软件6.0高密度设计上实现重大改进
2006年5月9号，香港—Altera公司（NASDAQ: ALTR）今天宣布开始发售6.0版的Quartus® II软件。该版本包括了由FPGA供应商提供的第一款时序分析工具TimeQuest时序分析仪，为业界标准Synopsys设计约束（SDC）时序格式提供自然、全面的支持。这一最新版本还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。这些改进迎合了当今高密度90nm的设计要求，同时为满足客户对更高密度FPGA的需求以及Altera发展下一代65nm产品系列打下了基础。
Synopsys战略联盟总监Lonn Fiance评论说：“FPGA设计人员将业界标准SDC时序约束格式直接读取到TimeQuest时序分析仪中，能够更迅速的实现时序逼近。采用SDC格式可以提高FPGA设计人员的效率，进一步促进标准时序验证方法在半导体业界的应用。”
Quartus II 软件6.0的新增功能包括：
TimeQuest时序分析仪
TimeQuest时序分析仪——新的ASIC性能时序分析仪，能够自然的支持业界标准SDC时序约束格式。TimeQuest时序分析仪帮助您建立、管理、分析具有复杂时序约束的设计，例如时钟复用设计和源同步接口，并能够迅速进行高级时序验证。Quartus II 软件6.0订购版含有TimeQuest时序分析仪。
工程管理接口——改进的团队设计
工程管理接口——在顶层设计上管理资源和时序预算。此外，您还可以利用工程管理接口来管理模块间的时序约束，以达到最佳性能。这一新功能使团队能够协作实现高密度FPGA设计，从而提高设计性能和效率。这一功能是建立在Quartus II 软件5.0和5.1首次引入的渐进式编译设计基础之上。
其他增强功能
SystemVerilog支持——包括对流行SystemVerilog语法的支持。SystemVerilog提高了寄存器传送级(RTL)设计的抽象等级，更迅速的实现RTL设计。
改进的I/O引脚规划器——直接对Altera®宏功能、知识产权(IP)进行整合，以及对引脚的简单分配。
扩展的板级设计支持——采用Stratix® II FPGA进行设计时，为设计输出提供HSPICE模型，以提高电路板建模的效率。
LogicLock增强——提供LogicLockTM成员资源滤除功能，将某些资源类型(例如，数字信号处理 (DSP)单元、 M4K存储器等)的设计单元从LogicLock区域中自动滤除，从而提高了设计效率。
SignalTap II逻辑分析仪——含有Nios® II CPU SignalTap® II分解插件。插件协助完成对已定义Nios II节点集的“提取”，以及Nios II CPU助记符定义，从而提高了系统级调试效率。
OS支持
Windows XP Professional x64 (32位)——运行Quartus II软件32位应用软件的Windows XP Professional x64操作系统支持Quartus II 软件。64位硬件/软件平台上运行32位应用软件的优势在于能够访问更多的存储器，从而提高了性能。
Red Hat Linux Enterprise 4.0——现在提供支持。
